इलेक्ट्रॉनिक उत्पादों का डिज़ाइन योजनाबद्ध आरेखों को आरेखित करने से लेकर पीसीबी लेआउट और वायरिंग तक है।कार्य अनुभव के इस क्षेत्र में ज्ञान की कमी के कारण, विभिन्न गलतियाँ अक्सर होती हैं, जो हमारे अनुवर्ती कार्य में बाधा डालती हैं, और गंभीर मामलों में, बनाए गए सर्किट बोर्डों का उपयोग बिल्कुल नहीं किया जा सकता है।इसलिए, हमें इस क्षेत्र में अपने ज्ञान को बेहतर बनाने की पूरी कोशिश करनी चाहिए और हर तरह की गलतियों से बचना चाहिए।

यह आलेख पीसीबी ड्राइंग बोर्डों का उपयोग करते समय सामान्य ड्रिलिंग समस्याओं का परिचय देता है, ताकि भविष्य में उसी गड्ढों पर कदम उठाने से बचा जा सके।छेद, अंधा छेद और दफन छेद के माध्यम से ड्रिलिंग को तीन श्रेणियों में बांटा गया है।छेद के माध्यम से प्लग-इन छेद (PTH), स्क्रू पोजिशनिंग छेद (NPTH), अंधा, दफन छेद, और छेद के माध्यम से छेद (VIA) शामिल हैं, जो सभी बहु-परत विद्युत चालन की भूमिका निभाते हैं।छेद के प्रकार के बावजूद, लापता छेद की समस्या का परिणाम यह है कि उत्पादों के पूरे बैच का सीधे उपयोग नहीं किया जा सकता है।इसलिए, ड्रिलिंग डिजाइन की शुद्धता विशेष रूप से महत्वपूर्ण है।

पीसीबी बोर्डों के डिजाइन पक्ष पर गड्ढों और लीक का मामला स्पष्टीकरण

समस्या 1:Altium- डिज़ाइन किए गए फ़ाइल स्लॉट गलत हैं;

समस्या का विवरण:स्लॉट गायब है, और उत्पाद का उपयोग नहीं किया जा सकता है।

कारण विश्लेषण:पैकेज बनाते समय डिज़ाइन इंजीनियर USB डिवाइस के लिए स्लॉट से चूक गया।जब उन्हें बोर्ड बनाते समय यह समस्या मिली, तो उन्होंने पैकेज को संशोधित नहीं किया, लेकिन सीधे छेद के प्रतीक परत पर स्लॉट को आकर्षित किया।सिद्धांत रूप में, इस ऑपरेशन में कोई बड़ी समस्या नहीं है, लेकिन निर्माण प्रक्रिया में ड्रिलिंग के लिए केवल ड्रिलिंग परत का उपयोग किया जाता है, इसलिए अन्य परतों में स्लॉट्स के अस्तित्व को अनदेखा करना आसान होता है, जिसके परिणामस्वरूप इस स्लॉट की मिस्ड ड्रिलिंग होती है, और उत्पाद का उपयोग नहीं किया जा सकता।कृपया नीचे दी गई तस्वीर देखें;

गड्ढों से कैसे बचें:OEM PCB डिज़ाइन फ़ाइल की प्रत्येक परत में प्रत्येक परत का कार्य होता है।ड्रिल छेद और स्लॉट छेद को ड्रिल परत में रखा जाना चाहिए, और यह नहीं माना जा सकता कि डिजाइन का निर्माण किया जा सकता है।

प्रश्न 2:छेद 0 डी कोड के माध्यम से अल्टियम-डिज़ाइन की गई फ़ाइल;

समस्या का विवरण:रिसाव खुला और गैर प्रवाहकीय है।

कारण विश्लेषण:कृपया चित्र 1 देखें, डिज़ाइन फ़ाइल में एक रिसाव है, और रिसाव को DFM manufacturability जाँच के दौरान इंगित किया गया है।रिसाव के कारण की जाँच करने के बाद, Altium सॉफ़्टवेयर में छेद का व्यास 0 है, जिसके परिणामस्वरूप डिज़ाइन फ़ाइल में कोई छेद नहीं है, चित्र 2 देखें।

इस लीकेज होल का कारण यह है कि डिजाइन इंजीनियर ने छेद को ड्रिल करते समय गलती की।यदि इस रिसाव छेद की समस्या की जाँच नहीं की जाती है, तो डिज़ाइन फ़ाइल में रिसाव छेद का पता लगाना मुश्किल है।रिसाव छेद सीधे विद्युत विफलता को प्रभावित करता है और डिज़ाइन किए गए उत्पाद का उपयोग नहीं किया जा सकता है।

गड्ढों से कैसे बचें:सर्किट आरेख डिजाइन पूरा होने के बाद डीएफएम विनिर्माण योग्यता परीक्षण किया जाना चाहिए।डिजाइन के दौरान निर्माण और उत्पादन में लीक वायस नहीं मिल सकता है।निर्माण से पहले DFM manufacturability परीक्षण इस समस्या से बच सकते हैं।

चित्र 1: डिज़ाइन फ़ाइल रिसाव

चित्रा 2: Altium एपर्चर 0 है

प्रश्न 3:PADS द्वारा डिज़ाइन की गई फ़ाइल vias आउटपुट नहीं हो सकती;

समस्या का विवरण:रिसाव खुला और गैर प्रवाहकीय है।

कारण विश्लेषण:कृपया चित्र 1 देखें, जब डीएफएम विनिर्माण क्षमता परीक्षण का उपयोग किया जाता है, तो यह कई रिसावों को इंगित करता है।रिसाव की समस्या के कारण की जाँच करने के बाद, PADS में एक vias को सेमी-कंडक्टिंग होल के रूप में डिज़ाइन किया गया था, जिसके परिणामस्वरूप डिज़ाइन फ़ाइल सेमी-कंडक्टिंग होल को आउटपुट नहीं कर रही थी, जिसके परिणामस्वरूप रिसाव हो रहा था, चित्र 2 देखें।

दो तरफा पैनलों में अर्ध-चालक छेद नहीं होते हैं।इंजीनियरों ने गलती से छेद के माध्यम से डिजाइन के दौरान अर्ध-संचालन छेद के रूप में सेट किया, और आउटपुट अर्ध-संचालन छेद आउटपुट ड्रिलिंग के दौरान लीक हो गए, जिसके परिणामस्वरूप छेद हो गए।

गड्ढों से कैसे बचें:इस तरह की गड़बड़ी को ढूंढना आसान नहीं है।डिजाइन पूरा होने के बाद, रिसाव की समस्याओं से बचने के लिए डीएफएम विनिर्माण क्षमता विश्लेषण और निरीक्षण करना और निर्माण से पहले समस्याओं का पता लगाना आवश्यक है।

चित्र 1: डिज़ाइन फ़ाइल रिसाव

चित्रा 2: पीएडीएस सॉफ्टवेयर डबल-पैनल वायस सेमी-कंडक्टिंग वायस हैं